嵌入式开发学习路径&MCU四大平台介绍 2024-05-14 fpga开发, 学习, 嵌入式硬件, 单片机 48人 已看 单片机ARM总结FPGA什么事FPGA（集成元件库）FPGA开发方法——FPGA三大方向FPGA优点——On chip to rule them all总结学习方法1.适合控制2.不适合 算法、数据传输、高速数据处理1.适合 数据处理、数据传输、CPU2.不适合？？感觉没有1.适合 并行高速信号处理、芯片设计前期验证、不值得流片的高端设计2.不适合 低成本单片机——白色家电等DSP——视频直播ARM——各种应用FPGA——芯片验证、高端应用。
FPGA火在哪里？（从商业和专业角度分析） 2024-05-10 fpga开发 13人 已看 FPGA偏硬件，用语言（verilog、vhdl）或者图形（ip block）描述硬件电路，适合做底层通信时快速的硬协议。个人感觉，今后国家的大趋势应该是恶补底层建筑，应用范围比较广，而且自学难度大，适合投入整个本科或研究生阶段去学。FPGA在嵌入式领域的应用，只是FPGA广阔应用中很小的一部分。作为学生，FPGA更多的是作为载体，用来帮助你来学习和理解更多专业知识，并且提高自己的动手能力和技术水平。免责声明：本文内容部分摘抄自网络，仅供各位参考不做任何商业及其他用途。部分链接。
xilinx fpga bit流文件转成bin/mcs/hex文件的tcl语句操作 2024-05-15 fpga开发 13人 已看 在vivado2015中敲了指令，最终生成了一个bin文件，并且用tcl生成的bin文件与vivado的generate bitstream生成的bin文件进行十六进制对比，对比发现，两者一致，转换成功！xilinx fpga bit流文件中包含工程的相关信息以及主体程序的二进制文件，bit文件只能在线加载，掉电丢失。vivado2018软件中似乎没有单独将已经生成的bit转成bin文件的小工具，因此只能考虑使用tcl语句。对比截图（左侧框框中无飘红，两个文件一致）此处以转成bin文件为例。
xilinx fpga bit流文件转成bin/mcs/hex文件的tcl语句操作 2024-05-15 fpga开发 12人 已看 在vivado2015中敲了指令，最终生成了一个bin文件，并且用tcl生成的bin文件与vivado的generate bitstream生成的bin文件进行十六进制对比，对比发现，两者一致，转换成功！xilinx fpga bit流文件中包含工程的相关信息以及主体程序的二进制文件，bit文件只能在线加载，掉电丢失。vivado2018软件中似乎没有单独将已经生成的bit转成bin文件的小工具，因此只能考虑使用tcl语句。对比截图（左侧框框中无飘红，两个文件一致）此处以转成bin文件为例。
FPGA - Xilinx系列高速收发器---GTX 2024-05-14 fpga开发 13人 已看 （9）IP核生成完成打开官方Example DesignGT高速收发器的IP Example已经具有相当完备的功能，但是GT IP 核端口信号非常多，乱七八糟的信号也多，可以使用官方的文件封装 一个非常简洁明了、看着非常舒服的用户端信号出来如下图：修改gtwizard_0_exdes.v文件，加入用户端接受和发送相关信号就实现上述框架！
xilinx fpga bit流文件转成bin/mcs/hex文件的tcl语句操作 2024-05-15 fpga开发 10人 已看 在vivado2015中敲了指令，最终生成了一个bin文件，并且用tcl生成的bin文件与vivado的generate bitstream生成的bin文件进行十六进制对比，对比发现，两者一致，转换成功！xilinx fpga bit流文件中包含工程的相关信息以及主体程序的二进制文件，bit文件只能在线加载，掉电丢失。vivado2018软件中似乎没有单独将已经生成的bit转成bin文件的小工具，因此只能考虑使用tcl语句。对比截图（左侧框框中无飘红，两个文件一致）此处以转成bin文件为例。
『USB3.0Cypress』FPGA开发(3)GPIF II短包零包时序分析 2024-05-18 fpga开发, c语言, 开发语言 25人 已看 介绍时序参数，阐明源同步时钟反相原因，介绍短包和零包的应用场景和时序，本文是GPIF II接口的重要组成部分。
设计方案：RFSOC XCZU67DR 高速ADC DAC模块卡 2024-05-17 fpga开发 9人 已看 RFSOC核心模块使用Xilinx最新DFE RFSOC XCZU67DR，1156封装，单颗芯片包含10路ADC和8路DAC，64-bit Cortex A53系列4核CPU，Cortex-R5F实时处理核，以及大容量FPGA。核心板采用SAMTEC高速连接器，支持高速ADC和DAC，也可以支持GTY，GTR等高速信号的连接需求。
基于FPGA的VGA协议实现显示 条纹-文字-图片 2024-05-21 fpga开发 27人 已看 由于 VGA 接口传输的是模拟信号，其信号容易受到干扰，因此 VGA 在高分辨率下字体容易虚，信号线长的话，图像有拖尾现象。RGB分为RGB888，RGB565和RGB332三种不同长度的颜色信号，RGB888表示红绿蓝三个信号各占8个比特，RGB565则红绿蓝分别占5，6，5个比特。根据VGA协议的定义，VGA的行同步信号HSYNC，在每一行开始时产生一个高电平脉冲，场同步信号在每一帧开始时产生一个高电平脉冲。协议包含的信号：HS行同步信号，VS场同步信号，RGB三种颜色信号一共5种信号。
OFDM 802.11a的FPGA实现（十八）signal域数据处理 2024-05-17 fpga开发 12人 已看 在之前的博客当中，已经实现了802.11a当中数据域的一系列处理，最终得到了数据域的时域波形。相较于数据域，signal域的处理很类似并且更简单。
【LabVIEW FPGA入门】同步C系列模块 2024-05-21 fpga开发, labview, c语言, 开发语言 32人 已看 数字通道可以在一个时钟周期内执行。模拟通道需要多个时钟周期。同步模拟模块的每个通道有一个 ADC，采集的数据在通道之间没有明显的偏差。多路复用模块使用多路复用器通过单个 ADC 路由多个通道，因此多路复用模块中的所有通道之间存在通道间延迟或偏移。要同步不同通道和不同模块，请将所有通道读取或更新放在同一个 FPGA I/O 节点中，以最小的偏差混合模拟输入、模拟输出和数字 I/O 通道。
STM32HAL库-IWDG篇 2024-05-18 fpga开发, 嵌入式硬件, 单片机 37人 已看 IWDG，Independent Watch Dog 独立看门狗IWDG的本质是能产生系统复位信号的计数器IWDG的特性：递减的计数器IWDG时钟由独立的RC振荡器，可在待机和停止模式下运行。看门狗被激活后，当递减计数器计数到0x00时产生复位是指计数器计数到0之前，重载计数器的值，防止复位Reset and Clock.，RCC，复位和时钟控制器Clock Status Register，CSR，时钟状态寄存器。
Verilog 进阶教程（个人总结） 2024-05-18 fpga开发 25人 已看 Verilog 是一种广泛用于数字电路设计和验证的硬件描述语言。本教程将介绍 Verilog 的一些进阶主题，包括跨 Die、跨时钟域、双口 RAM、FIFO、仲裁和资源争用，以及一些常用技巧和区别。每个部分都将包括其作用、具体实例和操作步骤，并讨论常见的 FPGA 问题及解决方法。
Verilog 进阶教程（个人总结） 2024-05-18 fpga开发 14人 已看 Verilog 是一种广泛用于数字电路设计和验证的硬件描述语言。本教程将介绍 Verilog 的一些进阶主题，包括跨 Die、跨时钟域、双口 RAM、FIFO、仲裁和资源争用，以及一些常用技巧和区别。每个部分都将包括其作用、具体实例和操作步骤，并讨论常见的 FPGA 问题及解决方法。
FPGA第2篇，FPGA与CPU GPU APU DSP NPU TPU 之间的关系与区别 2024-05-08 fpga开发 20人 已看 FPGA与CPU GPU APU NPU TPU DSP这些不同类型的处理器，可以被统称为"处理器"或者"加速器"。它们在计算机硬件系统中承担着核心的计算和处理任务，可以说是系统的"大脑"和"加速引擎"。这些处理器单元都是计算机系统中的关键组件，它们扮演着不同的角色，为计算机系统提供各种计算和处理能力。
